SERDES-fähige FPGA-Familie ECP5™

Die FPGA-Familie ECP5 von Lattice Semiconductor bricht die Regeln für Leistung, Größe und Kosten bei Verbindungs- und Beschleunigungsanwendungen

Bild der SERDES-fähigen FPGA-Familie ECP5™ von LatticeGeräteentwickler vieler in der Entstehung begriffener Großserienanwendungen kombinieren FPGAs mit ASICs und ASSPs, um schnell flexible Systeme zu erstellen, die enge Kosten-, Leistungs- und Formfaktorvorgaben erfüllen müssen. Bei der Entwicklung der FPGA-Familie ECP5 bricht Lattice mit der Regel, dass alle FPGAs hochdicht, energieintensiv und teuer sein müssen. Mit dem Fokus auf kompakten, hochvolumigen Anwendungen optimierte Lattice die Architektur des ECP5 hinsichtlich geringen Kosten, kleinem Formfaktor und geringem Stromverbrauch. Diese Eigenschaften machen die ECP5-Bausteine ideal für die Bereitstellung von programmierbaren Verbindungslösungen zur Ergänzung von ASICs und ASSPs.

Video - FPGA-Familie ECP5

Merkmale
  • 270 MBit/s bis 3,2 GBit/s für generische 8b10b-, 10-Bit-SERDES- und 8-Bit-SERDES-Modi
  • Bis zu 4 Kanäle pro Komponente in Zwei-Kanal-Blöcken für höhere Granularität
  • Verbesserte DSP-Blöcke bieten zweifache Ressourcenerhöhung für symmetrische Filter
  • Geringe statische Leistungsaufnahme von unter 80 mW (typ.) und geringe dynamische Leistungsaufnahme bei Kernspannung von 1,1 V
  • Programmierbare E/A-Unterstützung für Eingangsschnittstellen LVCMOS 33/25/18/15/12, XGMII, LVTTL, LVDS, Bus-LVDS, 7:1 LVDS, LVPECL und MIPI D-PHY

Eval Boards

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ECP5™ Series

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Veröffentlicht: 2015-08-12